3nm공정과 멀티패터닝 - 컴퓨터 본체 갤러리

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삼성전자 반도체 끝난거 같다 미국이 손절침 미국은 반도체 1황자리를 내준적 없음미국 종특 다 알잖아 제조업 갖다 버리고 특허에 올인하기더구나 반도체는 제조 과정서 방사능 피폭 위험도 있어서일본,한국,대만에 반도체 기술만 주고 꿀만 빨았는데최근 미중패권경쟁에 ai가 중요해지니다시 불러들이는중한국 갖다 버리고 태평양 최후의 방패국 일본 + 자국에 공장 짓게해놓음이제 삼성 반도체는 끝났 작성자 : ㅇㅇ

3nm공정과 멀티패터닝모바일에서 작성

오래된 기억(175.223) 2020.11.27 18:08:52

조회 125 추천 0 댓글 0

처음 업계에선 0.33 NA EUV로 멀티패터닝 하는게 어려운게 아니라고 여겨졌으나

지금은 EUV로 멀티패터닝 하는게 굉장히 어렵고 그마저도 더블패터닝이 한계라고 여겨집니다

하지만 더블패터닝을 하더라도 오버레이는 굉장히 어려울것입니다

그렇기에 업계는 싱글패터닝을 한계까지 활용하려고 합니다

싱글패터닝의 한계는 32nm~30nm로 추정됩니다

TSMC의 5nm가 한때는 M2P 28nm라는 소문이 있었고 많은 전문가들이 그렇게 믿어왔으나 30nm인걸로 보입니다

삼성은 4nm에서 M2P 32nm를 가집니다

4nm와 호환되는 삼성의 3nm도 같은 32nm를 가질것입니다

TSMC의 3nm공정에서는 두가지 선택이 있습니다

1. 0.33NA EUV 더블패터닝

2. 0.55 NA EUV로 싱글패터닝

2번의 장점은 이렇습니다

- 패터닝 비용 10% 감소, 웨이퍼 사이클 시간 20% 감소

- 처리량 증가

- 가장자리 배치 오류 해결 (오버레이의 어려움 피함)

- 디자인 유연성 (특정 디자인은 단일 마스크에서만 가능)

하지만 0.55NA EUV가 2024년 생산될걸로 예상되는데 먼저 양산하는쪽이 막대한 이익을 챙기는 반도체업계 특성상 3nm공정에는 1번을 사용할 것입니다

TSMC의 3nm는 5nm보다 70% 많은 트랜지스터 밀도를 가진다고 합니다

추정 M2P는 24nm ~ 21nm입니다

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